一、计算机RAM检错纠错电路的设计与实现（论文文献综述）
钟敏[1]（2021）在《SRAM型FPGA的SEU容错技术研究》文中研究说明SRAM型FPGA高逻辑密度的可重构资源以及可动态重构的特性,使其在航空航天等领域得到了广泛的应用。然而,基于CMOS工艺结构的SRAM存储单元在空间辐射环境中容易受到辐射粒子的撞击引起内部逻辑的翻转——单粒子翻转效应（Single Event Upset,SEU）。常规的翻转主要是单比特翻转（Single Bit Upset,SBU）,而FPGA技术节点越小其逻辑资源越紧凑,单个逻辑翻转时会诱发其相邻位发生翻转,引发多比特翻转事件（Multiple Bit Upset,MBU）。FPGA的存储单元中块存储器（Block RAM,BRAM）和配置存储器（Configuration RAM,CRAM）内存占比最高,而且传统的SBU纠错方法无法适用于MBU,因此BRAM和CRAM的MBU容错研究对于缓解SEU效应至关重要。本文以Xilinx Virtex-5系列XC5VFX70T芯片为目标,研究BRAM和CRAM的SEU故障缓解策略,设计了可注入最多4位错误的故障测试系统,模拟MBU事件。研究了纠错能力更强的纠错码,并设计故障检错与纠错（Error Detection and Correction,EDAC）系统实现MBU故障的修复,从而降低SEU事件对FPGA存储器的影响,提高FPGA系统的可靠性。本文利用Reed-Muller（RM）码设计了EDAC容错系统对BRAM进行防护,并且针对EDAC系统自身没有辐射防护功能的缺陷,进行了三模冗余的加固防护。研究了CRAM的帧组织结构,并采用内部配置访问接口（Internal Configuration Access Port,ICAP）对CRAM进行回读/配置操作;设计Gray码防护系统,利用校验位实现对配置帧数据的检错与纠错。通过研究Essential Bits技术将CRAM配置帧中与用户设计相关的必要位提取出来作为故障库,减少需要处理的帧数据。最后,仿真和实验验证结果均表明,本设计能实现对BRAM和CRAM的多位故障注入、故障检测与故障修复,并且最高能纠正3位及以下的翻转。在50MHz的工作频率下CRAM的故障检测与修复可在回读一帧的时间内同时完成,因此单帧故障检测与修复周期为2.38μs,修复后重配置一帧的周期为2.32μs。系统所占Slice资源的比例约为2.7%。
李旺[2]（2021）在《水下光通信RS纠错码技术研究》文中指出随着人类对海洋探测和开发的深入开展,水下光通信已经成为世界范围内的研究热点。然而,光信号在传输过程中容易受到海水的吸收、散射和湍流的干扰,严重影响系统的性能,需要通过纠错编码来提高通信的可靠性。本文研究了RS纠错码在水下光通信系统中的应用,旨在提高系统的抗干扰能力。主要研究内容如下:（1）研究了RS码的编译码算法,重点对RS译码算法进行了分析。通过对RS码的不同信息位长度进行研究分析,选择了合适的RS码,即RS（255,223）码。（2）用硬件语言实现了RS码的编译码系统,并用Model Sim进行了硬件语言仿真,测试结果显示RS编译码器能正常对信道进行纠错工作,提高了系统的抗干扰能力。（3）设计了以误码仪、FPGA开发板、LED驱动模式、以及APD探测器组成的水下光通信实验。并采用误码仪测试、以太网与无线光通信测试等多种测试方式对RS纠错码在水下光通信系统传输性能方面进行了实验测试。本文在实验室室内人工水槽和室外泳池模拟进行实验,由于室内环境平稳,且通信距离较短,因而噪声来源主要是光电探测器和背景光。该系统以RS码作为纠错码,利用470nm和530nm蓝绿光波段进行水下可见光双向通信,经过水下传输距离20～30米的实验对比发现通信速率比传统的声波和无线电通信高两个数量级以上,其通信速率可以达到50Mpbs,还可以在水下传输视频、图片和文字等多种信息。
韩涛[3]（2021）在《基于SRAM型FPGA的抗辐照加固技术研究》文中进行了进一步梳理FPGA（Field Programmable Gate Array）由于具有灵活的可配置性,被广泛应用于科研及商业领域。其中SRAM型FPGA因其资源丰富、性能强和可重配置等优点,受到航天领域的青睐。但不同于地面环境,空间环境中存在众多辐射效应,包括总剂量效应（Total Ionizing Dose,TID）和单粒子效应（Single Event Effect,SEE）。而SRAM型FPGA因其结构特点对单粒子翻转（Single Event Upset,SEU）效应非常敏感,这极大地限制了其在航空航天领域的应用。SRAM型FPGA的抗辐照技术成为了一个研究热点。三模冗余（Triple Modular Redundancy,TMR）和配置存储器刷新是FPGA抗辐照加固的有效手段,但都有各自的缺点:三模冗余无法修复错误,且当用户电路很大时,会消耗大量资源;配置刷新方法的刷新电路本身对辐射敏感。对此,本文提出了一种实时冗余刷新（Real-time Redundant Scrubbing,RRS）系统,该系统将三模冗余和刷新电路相结合,在传统刷新电路的基础上,对刷新电路本身作三模冗余处理。首先,设计了一个基于SRAM型FPGA的配置存储器刷新系统。该系统通过ICAP（Internal Configuration Access Port）接口按帧回读配置数据,然后利用FRAME＿ECC电路进行ECC校验,若发现1位错误则根据校验信息进行修改,再将修改后的配置数据写回原位置,实现对配置存储器的纠错。其次,对刷新电路进行了三模冗余加固。对传统的三模冗余结构进行了改进,加入了错误指示器。每当有任一冗余块的输出与其他两个不同时,错误指示器就会发出警报,使系统立即对刷新电路进行刷新,从而防止错误累积,并实现了对刷新电路的实时刷新。再次,对刷新电路进行了分布式布局。EDA工具在自动布局布线时会倾向于把相关变量布局在相近位置,此时一个SEU可能会影响多个冗余块,从而使三模冗余结构失效。因此,本文对刷新电路进行了分布式布局,将三模冗余的三个冗余块分离开来。这样,一个SEU就很难同时使两个冗余逻辑发生错误,进一步提高了系统的抗辐照能力。此外,还设计了一个故障注入系统。故障注入系统与刷新系统相似,首先通过ICAP接口回读某一帧配置数据,然后翻转其中的1位,再写回原位置,以模拟发生SEU的情况。通过故障注入系统可方便灵活地对本文提出的RRS系统进行测试验证。最后,经故障注入测试,本文提出的RRS系统可实现对SRAM型FPGA配置存储器的2位检错和1位纠错,尽管面积是传统配置存储器刷新系统的3倍左右,但资源占用总量很小,与此同时抗辐照能力得到了显着提高。
旷嵩[4]（2021）在《新型非易失性存储器检错纠错电路设计》文中研究说明随着现代社会进入大数据和物联网时代,计算机和服务器处理的数据量呈现快速增长的趋势,在设备中广泛应用的半导体存储器也面临着多元化的发展新机遇。新型非易失性存储器（常见的有磁性存储器MRAM、铁电存储器、相变存储器）由于其非易失性的特点,对它们的开发研究和应用有望成为将来存储器行业的主导方向。当新型存储器被应用到计算机或服务器中时,由于器件本身可靠性因素,或者是受外界辐射影响等原因,可能会发生不稳定的存储位错误的问题。而检错纠错电路恰好就是应用于这种场景的存储器组件,它作为一种纠错逻辑被集成到存储器控制器的内部中,能够有效对发生的软错误现象进行纠正,从而提升存储器的可靠性,并进一步减少计算机和服务器出错的概率。因此,研究适用于新型非易失性存储器的检错纠错电路有着重大的实际意义和工程作用。本文以教研室的项目《LPDDR MRAM控制器的设计》为载体,研究适用于磁性存储器MRAM器件的检错纠错电路和纠错码原理,主要包括以下内容:1、对目前研究比较热门的几类新型非易失性存储器做了简单的介绍,包括磁性存储器MRAM、铁电存储器FRAM和相变存储器PRAM,主要介绍了它们的历史发展过程、器件结构模型、存储工作原理、优良特性和商业化应用前景。2、分析了存储器对检错纠错电路的需求,对基于三种纠错码的检错纠错电路展开了研究,包括分析这几种纠错码的检错纠错原理,设计了基于汉明码和BCH码的编码器和解码器电路,并且对其展开功能仿真和验证工作。还设计了基于汉明码的纠一检二的参数化模板,包括了其中编码器参数化模板和解码器参数化模板,使得只需要调整其中的几个参数便可以快速生成具有SEC-DED功能的汉明码检错纠错电路。3、研究了MRAM控制器的关键技术,包括控制器的总体架构、各种操作的时序图,之后规划和设计了整体架构,再对控制器包含的几个子功能模块进行设计,比如命令处理模块、数据处理模块,并且对各子模块和整个控制器进行了功能验证。此外,还根据本文介绍的汉明码纠错码,在MRAM控制器中实现了具有检错纠错电路的功能模块,并且对其进行了功能验证,从而增强了MRAM存储器的数据可靠性。
李友军,周华良,郑玉平,邹志杨,徐广辉[5]（2021）在《继电保护装置存储异常变位的容错设计与应用》文中研究指明继电保护装置用到的存储器类型包括非易失性存储器和随机存取存储器2种。这2种存储器的异常变位（单粒子效应）将导致继电保护装置的关键数据丢失、程序运行异常、整机功能失效和误动。文中针对随机存取存储器异常变位,设计了实时内存变位监控及变位恢复机制,避免了异常变位造成继电保护装置功能失效的问题;针对非易失性存储器异常变位,设计了冗余加固的文件存储方法,消除了异常变位对继电保护装置的影响。文中所提设计方法通过中子散列试验得到了实际验证,已应用于超高压继电保护装置并挂网运行,方案切实有效。
董琳琳[6]（2020）在《采编存储器长线传输及自擦除设计与实现》文中提出本文针对的采编存储器是为了将采集到的相关飞行参数存储起来,而且能在之后将数据读取回来,最终能够得到飞行数据。本文根据某任务要求,基于采编存储器设计了自擦除模块,当在某特殊场合时,该模块可以可靠响应自擦除指令,并可在自带电池可靠供电下短时间内完成数据擦除工作。此外,在考虑了使用环境后,为了确保长线回读数据的可靠性,还进行了数据长线传输设计。最后,建立了测试平台对两部分设计做了闭环测试,来确定设计的可靠实现。本文在介绍了采编存储器自擦除模块和长线传输设计的意义及相关技术的研究现状。之后,根据采编存储器相关部分的功能要求及技术指标,分别对自擦除模块和长线传输模块进行了技术需求分析,并给出了考虑的设计方案。接着对设计进行详细的设计说明。其中,针对在自擦除指令判决时易受到干扰而出现的误判现象,在硬件上对接收接口进行抗干扰设计;在逻辑上,基于FPGA对持续的电平型自擦除指令采用了表决逻辑进行判决,对连续脉冲的自擦除指令设计了运用容错思想进行滑窗判决的逻辑。针对自擦除模块供电可靠性问题,通过设计实现科学的电池管理,并且通过主备电源的可靠转换,确保在设备自擦除过程中的可靠供电;针对高速数据长线传输的误码问题,重点在软件逻辑上,基于FPGA对数据采用CRC码检错、ARQ纠错的优化方式来提高数据的可靠性。本文最后用建立的测试平台对设计做了相关测试,结论显示设计的功能与相关技术指标均符合预期,模块工作稳定,满足任务要求。
余艺[7]（2020）在《差错控制编码在BRAM及固态存储系统中的设计与应用》文中认为本文主要由个人研究生期间的两个工程实践项目结合构成,研究的核心是差错控制编码对半导体存储器的纠错检错与系统级抗辐照抗辐照加固设计。第一部分,基于国产自研的HWDV5型号FPGA其内嵌的BRAM模块做常规的纠错检错及系统级抗辐照加固设计,对36K BRAM设计了广泛用于CPU、内存等最为常用的（72,64）汉明奇偶校验码方案用于BRAM常规使用过程中的纠错检错,仿真结果证明（72,64）汉明扩展码至少具备纠正1位错误检测2位错误的能力。为适应40nm工艺以下FPGA单粒子多位翻转的需求,因汉明码纠错能力有限且可优化空间不大,在深刻分析了FPGA中BRAM多位翻转机理的前提下,采用可自主定义纠错位数而提升抗多位翻转能力的RS码。传统RS码基于多项式除法编码器算法与求解关键方键程为核心的解码器算法用于BRAM抗多位翻转实现较为复杂,并且带来面积、功耗的开销,流水线、并行化、状态机等层面优化仍然无法满足BRAM的单周期读取的实际使用场景。沿着汉明码校验矩阵设计的思路,改用有限域矩阵乘法的方法设计适用于BRAM物理位宽范围的RS（8,4,4）,该方法校验矩阵关系仅用简单异或门即可实现编译码器。通过故障注入使码字发生多种情况的翻转实验仿真,仿真结果与数学证明上推导结果一致,对BRAM存储器单元因单粒子效应引发的集中式错误每32位具备8位抗翻转能力,实现了与（72,64）汉明奇偶校验码几乎相同的逻辑门数量却大大提升纠错能力差错控制方式。第二部分,因固态存储容量激增使其底层存储颗粒NAND Flash基本存储单元朝着存储多比特数据及三维堆叠方向发展,数据存储的可靠性下降引发的高误码问题亟待解决。分析国内外学者针对引发NAND Flash高误码率的随机电报噪声、单元间干扰、保持噪声等多种错误机制及其噪声模型所做的工作,基于该错误特征对固态存储主控制器中NAND Flash controller模块采用差错控制算法LDPC做多种编解码算法设计。通过闪存测试平台测试镁光64GB MLC分析原始错误率与数据保存时间的关系,推导出对1年时间内驻留错误对MLC NAND Flash阈值电压概率密度分布函数标准差的变化模型。通过分析字线电压获取的软信息读取次数对信道原始误码率的关系,采用2次读操作较为合适。接着分析NAND Flash输入输出信道模型置信概率转移规律,最大化输入输出信道的平均互信息量（MI）来获取阈值电压概率密度曲线分布交叠距离,以该距离作为LDPC软判决译码的读电压设置范围来优化LDPC软判决译码的参考电压值,获取最为精准的软信息。算法仿真实验比较了经典BP算法、修正MS算法、分层算法及基于MI优化的BP、MS自适应算法的性能比较。仿真结果表明,该方法精准、有效、自适应地用于LDPC软判决译码解码,能在有限软判决电压精度下比传统方法获得更低的比特误码率,有利LDPC软判决译码时减少retry次数,在有效保证数据可靠性的前提下降低多次读操作带来延时和译码复杂度。
李广鹏[8]（2020）在《微处理器中Cache系统可靠性分析与加固设计研究》文中研究指明集成电路设计与制造工艺的飞速发展使得特征尺寸越来越小,尤其是进入纳米级工艺之后,电路的阈值电压进一步降低,集成的晶体管数目持续增长,软错误率急剧上升。而缓存系统是宇航应用中的重要组成部分,存储着大量的数据,如果不加以保护,容易受到辐射的影响产生错误。Cache系统对速度、面积和功耗的要求很高,因此在较小的开销下对Cache系统进行有效地保护是非常有意义的。对于Cache系统,针对Cache的不同工作模式,论文设计了对应的加固方法。对于写直达模式,采用交错奇偶校验的方法应对多位翻转的问题。对于写回模式,错误检查与纠正加固方法常用,但是编译码器的延迟对于高速要求的Cache来说,性能开销比较大。论文提出了冗余备份的加固策略,通过增加备份Cache（Replication Cache,RCache）,脏的cacheline备份到RCache中,并且使用延迟开销小的奇偶校验进行数据检错。当检测到错误时,发出强制不命中的信号,对于不脏的cacheline,从底层内存中获取数据,而对于脏的Cacheline,从RCache中获取数据。基于OR1200处理器平台,论文分别验证了交错奇偶校验、汉明码加固和本文设计的冗余备份三种不同加固方法的可行性,并对加固的效果进行了验证。结果表明各种加固方法均能达到预期的加固效果。另外,论文通过使用Simple Scalar模拟器和Cacti模拟器,评估不同的加固方法的功耗、面积以及性能方面的开销。仿真结果显示,冗余备份的加固策略对性能的影响较小,因为冗余备份加固方法只有在处理脏的Cacheline和数据出错时才会引入额外的时钟周期,其余情况并没有引入额外的时钟周期。奇偶校验与汉明码纠错方法会引入延迟开销,增加时钟周期,另外,奇偶校验方法只能检错,不能纠错,应用范围受限;汉明码能纠错,但是纠错能力小,并且会引入较大延迟开销;而与奇偶校验和汉明码纠错方法相比,冗余备份的方法有延时开销小,且能检错纠错的优势。为了适用于对性能、功耗和面积敏感的系统,本文进一步对冗余备份的加固策略进行了优化,提出了部分备份的加固策略。仿真结果表明,部分备份的加固策略可以提升性能并降低功耗。
秦笑[9]（2020）在《基于ISO26262的RISC处理器功能性安全验证》文中提出随着汽车电子的发展,为确保汽车驾驶的安全性,功能安全验证显得愈来愈重要。功能安全验证是一个全新的研究领域,其目的是验证芯片安全机制的有效性。目前国内外能对芯片做功能安全验证的厂商非常少,Synopsys公司由于起步较早,在该方向技术积累雄厚。本文从ISO26262安全标准和Z01X工具出发,采用功能安全验证思想,设计了功能安全验证平台。在此基础上,对汽车电子领域的RISC处理器进行功能安全验证。该RISC处理器配置了关键安全应用所必须的安全机制,安全机制虽然增加了处理器的面积,但是提升了该处理器在功能安全方面的优势。本文的主要工作如下:1)研究了该RISC处理器的安全机制。该RISC处理器配置的安全机制包括:ECC模块保护程序运行时数据的正确性和一致性;看门狗定时器模块用于检测基于时间的错误;内存保护单元保护系统资源和任务不受非法访问;Lockstep技术能够检测出处理器核由于辐射等因素产生的故障;Safety Monitor模块负责监视及报告处理器内核、总线及自身的各类错误。安全机制可以有效地检测出RISC处理器产生的相关故障,保证处理器的正确运行,本文便基于此原理验证该RISC处理器安全机制的有效性。2)基于目前业界最先进的功能安全验证故障仿真工具Z01X,完成了功能安全验证平台的设计。主要工作为对功能安全验证平台的观测点设置、激励模式选取、故障状态设置、故障位置设置、故障仿真变量设置、覆盖率定义等模块逐一进行详细设计。经过Synopsys公司多个功能安全验证项目的不断实践与完善,该平台已经成为非常完备、准确且有效的功能安全验证平台,在芯片的功能安全验证过程中发挥着越来越重要的作用。3)Z01X工具可以注入的故障类型有永久故障（stuck at）、瞬态故障（transient）,这两类故障可以涵盖实际应用中的大部分故障。本文基于功能安全验证平台和Z01X工具,给没有安全机制保护和有安全机制保护的RISC处理器分别注入永久故障（stuck at）和瞬态故障（transient）。然后对上述设计进行编译、逻辑仿真、故障仿真,编译和逻辑仿真结果均没有出错,证明了待测设计逻辑的正确性,可以进行后续的故障仿真。4)基于ISO26262安全标准,分析了故障仿真结果。首先通过对比分析有、无安全机制保护的RISC处理器的故障仿真结果,发现前者的故障覆盖率更高,故障检测能力更强。其中有安全机制保护的RISC处理器,stuck at和transient两种故障类型的故障覆盖率分别能达到98.27%与98.63%,满足ISO26262标准规定的系统检测单点故障能力的ASIL C（≥97%）标准。并且该RISC处理器的故障覆盖率比市场上大多数产品遵循的ASIL B标准高了8个百分点,这对于芯片功能安全验证方向的研究是非常有意义的。综上所述,本文基于ISO26262标准和Z01X工具,引入功能安全验证思想,分析了该RISC处理器的安全机制,设计了功能安全验证平台,对RISC处理器进行了功能安全验证。故障仿真结果显示该RISC处理器的安全机制满足ISO26262规定的ASIL C标准,证明该RISC处理器的安全机制是有效的。
马尤[10]（2019）在《PowerPC处理器的加固设计与验证》文中认为众所周知,航天飞行器的工作环境中存在着大量的辐射粒子。芯片作为航天计算机的核心,在高空辐射环境中,高能粒子所产生的辐射效应会导致占据芯片大部分面积的存储器发生单粒子翻转效应SEU,造成片上存储单元的错误翻转,从而影响系统的正常运行。XDSP处理器是一款应用于航天领域的多核SoC,其处理器核之一PowerPC460核本身不具有加固能力。因此本文主要针对XDSP处理器的PowerPC460处理器核原有存储机制以及纠检错加固算法展开研究,以实现对PowerPC460处理器核的错误的检测与纠正EDAC加固设计,保证了XDSP在太空辐射环境中的安全性与可靠性。本文的主要工作包括以下几个方面:1、研究了XDSP处理器的基本结构,并对PowerPC460片上存储器原有结构进行分析,并分析了加固需求,设计出了具体的加固方案。2、设计完成了BCH DEC-TED编码和解码算法的RTL级代码,包括校验矩阵的获得、校验位以及校正子的生成等,最终实现若信息数据出现一位错或者两位错能够纠正,出现三位错能够检测出来,并能够计算出出错位置。并通过脚本语言python设计了基于BCH码的纠二检三参数化模板,包括纠二检三的编码参数化模板的设计和译码参数化模板的设计,完成了根据需求参数便可快速生成对应BCH纠二检三编解码RTL代码的模板。3、针对PowerPC460的加固,设计了一系列EDAC加固控制寄存器,并通过使用这些加固控制寄存器,为PowerPC460的存储体设计了EDAC的后台刷新机制、两种不同的纠检错机制、后台缓冲机制等。通过这些加固机制的设计,最终实现了对PowerPC460两种不同纠错能力的EDAC加固设计。4、对前期基础Hsiao码的SEC-DED的编解码算法、以及本文中设计的BCH码DEC-TED编解码算法模块分别进行了验证,以及对EDAC加固设计的功能点进行验证,然后进行了PowerPC460的单核级、系统级以及FPGA验证。最后对两种不同纠检错能力的加固设计进行评估,根据评估结果为XDSP处理器的加固设计选择了合适的加固方案。
二、计算机RAM检错纠错电路的设计与实现（论文开题报告）
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
本文主要提出一款精简64位RISC处理器存储管理单元结构并详细分析其设计过程。在该MMU结构中,TLB采用叁个分离的TLB,TLB采用基于内容查找的相联存储器并行查找,支持粗粒度为64KB和细粒度为4KB两种页面大小,采用多级分层页表结构映射地址空间,并详细论述了四级页表转换过程,TLB结构组织等。该MMU结构将作为该处理器存储系统实现的一个重要组成部分。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
三、计算机RAM检错纠错电路的设计与实现（论文提纲范文）
（1）SRAM型FPGA的SEU容错技术研究（论文提纲范文）
| 摘要 |
| abstract |
| 第1章 绪论 |
| 1.1 研究背景及意义 |
| 1.1.1 SRAM型FPGA应用概述 |
| 1.1.2 SEU效应概述 |
| 1.2 SEU容错技术国内外研究现状 |
| 1.2.1 国外研究现状 |
| 1.2.2 国内研究现状 |
| 1.3 本文研究内容 |
| 第2章 Virtex-5 FPGA的SEU容错系统总体方案 |
| 2.1 Xilinx SRAM型FPGA内部结构和故障模式 |
| 2.1.1 SRAM型FPGA内部结构 |
| 2.1.2 SRAM型FPGA典型故障 |
| 2.2 Xilinx Virtex-5 FPGA的BRAM模块 |
| 2.3 Virtex-5 FPGA的CRAM |
| 2.3.1 CRAM的帧组织 |
| 2.3.2 配置比特流和数据包类型 |
| 2.3.3 配置比特流的必要位 |
| 2.3.4 CRAM刷新机制 |
| 2.4 ECC码分析 |
| 2.4.1 存储器编码防护的可靠性 |
| 2.4.2 RM码编译码原理 |
| 2.4.3 Gray码编译码原理 |
| 2.5 MBU故障修复系统结构设计 |
| 2.6 本章小结 |
| 第3章 SEU容错系统设计 |
| 3.1 BRAM的SEU容错设计 |
| 3.1.1 BRAM的EDAC防护设计 |
| 3.1.2 EDAC电路的容错设计 |
| 3.2 CRAM的SEU容错系统总体方案设计 |
| 3.3 CRAM容错系统FPGA端设计 |
| 3.3.1 子模块功能介绍 |
| 3.3.2 命令模式功能概述 |
| 3.3.3 ICAP控制模块设计 |
| 3.3.4 帧地址生成控制模块设计 |
| 3.3.5 初始化控制模块设计 |
| 3.3.6 刷新控制模块设计 |
| 3.4 本章小结 |
| 第4章 容错系统的实验与验证 |
| 4.1 修复系统FPGA端调试波形图 |
| 4.1.1 BRAM容错控制 |
| 4.1.2 CRAM初始化模块控制器 |
| 4.1.3 CRAM刷新模块控制器 |
| 4.1.4 CRAM帧地址生成控制器 |
| 4.2 实验平台 |
| 4.3 系统功能验证 |
| 4.3.1 必要位的提取 |
| 4.3.2 系统单功能验证 |
| 4.4 DUT电路故障分类和修复测试 |
| 4.5 系统性能评估 |
| 4.6 本章小结 |
| 第5章 总结与展望 |
| 5.1 总结 |
| 5.2 研究不足及展望 |
| 参考文献 |
| 致谢 |
| 作者简历及攻读学位期间发表的学术论文与研究成果 |
（2）水下光通信RS纠错码技术研究（论文提纲范文）
| 摘要 |
| abstract |
| 1 绪论 |
| 1.1 课题研究意义 |
| 1.2 国内外信道编码研究现状及发展趋势 |
| 1.3 纠错编译码技术简介 |
| 1.4 数字通信系统 |
| 1.5 本文研究的主要内容 |
| 2 RS码编译码原理 |
| 2.1 RS码 |
| 2.2 RS码的编码算法 |
| 2.3 RS码的译码算法 |
| 2.4 本章小结 |
| 3 卷积交织技术分析 |
| 3.1 卷积交织技术 |
| 3.2 交织与解交织简介 |
| 3.3 本章小结 |
| 4 RS码及交织技术的FPGA实现 |
| 4.1 FPGA硬件实现电路方法 |
| 4.1.1 FPGA简介 |
| 4.1.2 FPGA整体结构及开发流程 |
| 4.2 RS(255,223)码的编译码器硬件实现 |
| 4.2.1 RS编码器的硬件实现 |
| 4.2.2 RS译码器的硬件实现 |
| 4.3 交织解交织的硬件实现 |
| 4.3.1 交织器的设计与实现 |
| 4.3.2 解交织器的设计与实现 |
| 4.4 本章小结 |
| 5 RS码在水下光通信中的应用及实验 |
| 5.1 水下光通信系统 |
| 5.1.1 水下光通信系统组成模块 |
| 5.2 水下光通信系统实验方案分析 |
| 5.2.1 误码仪测试 |
| 5.2.2 以太网通信测试 |
| 5.3 系统测试流程 |
| 5.4 系统调试 |
| 5.4.1 功能测试 |
| 5.4.2 在线调试 |
| 5.4.3 实验结果分析 |
| 5.5 本章小结 |
| 6 总结与展望 |
| 6.1 总结 |
| 6.2 展望 |
| 参考文献 |
| 附录 |
| 致谢 |
（3）基于SRAM型FPGA的抗辐照加固技术研究（论文提纲范文）
| 摘要 |
| Abstract |
| 1 绪论 |
| 1.1 研究背景及意义 |
| 1.2 国内外研究现状 |
| 1.2.1 国外研究现状 |
| 1.2.2 国内研究现状 |
| 1.3 本文的主要工作 |
| 2 RRS系统总体方案 |
| 2.1 单粒子效应对SRAM型 FPGA的影响 |
| 2.1.1 SRAM型 FPGA简介 |
| 2.1.2 单粒子效应简介 |
| 2.1.3 单粒子效应对SRAM型 FPGA的影响 |
| 2.2 设计目标及要求 |
| 2.2.1 实现对配置存储器的检错和纠错 |
| 2.2.2 实现对刷新电路的三模冗余加固 |
| 2.2.3 实现对配置存储器的故障注入 |
| 2.3 RRS系统总体方案 |
| 2.3.1 配置存储器刷新系统方案 |
| 2.3.2 刷新电路三模冗余加固方案 |
| 2.3.3 RRS系统总体方案 |
| 2.4 本章小结 |
| 3 RRS系统设计 |
| 3.1 配置存储器刷新系统设计 |
| 3.1.1 顶层控制模块设计 |
| 3.1.2 ICAP接口控制模块设计 |
| 3.1.3 地址生成模块设计 |
| 3.1.4 检错纠错模块设计 |
| 3.2 刷新电路的三模冗余加固设计 |
| 3.2.1 三模冗余结构的改进 |
| 3.2.2 刷新电路的三模冗余加固 |
| 3.2.3 三模冗余结构的分布式布局 |
| 3.3 本章小结 |
| 4 RRS系统的验证与评估 |
| 4.1 系统功能仿真 |
| 4.1.1 ICAP接口控制模块功能仿真 |
| 4.1.2 地址生成模块功能仿真 |
| 4.1.3 顶层控制模块功能仿真 |
| 4.1.4 三模冗余结构的功能仿真 |
| 4.2 系统功能验证 |
| 4.2.1 故障注入功能验证 |
| 4.2.2 检错纠错功能验证 |
| 4.3 系统性能评估 |
| 4.3.1 故障注入测试环境 |
| 4.3.2 测试结果与分析 |
| 4.4 本章小结 |
| 结论 |
| 参考文献 |
| 攻读硕士学位期间发表学术论文情况 |
| 致谢 |
（4）新型非易失性存储器检错纠错电路设计（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 课题的研究意义与背景 |
| 1.2 国内外研究现状与发展态势 |
| 1.2.1 新型存储器的开发情况概括 |
| 1.2.2 检错纠错电路的研究现状 |
| 1.3 论文的研究内容与结构安排 |
| 第二章 新型存储器与纠错电路概述 |
| 2.1 几种新型非易失性存储器的介绍 |
| 2.1.1 MRAM磁性存储器 |
| 2.1.2 FRAM铁电存储器 |
| 2.1.3 PRAM相变存储器 |
| 2.2 存储器对检错纠错电路的需求分析 |
| 2.3 检错纠错电路的原理及功能 |
| 2.3.1 纠错码原理介绍 |
| 2.3.2 线性分组码介绍 |
| 2.4 本章小结 |
| 第三章 几种用于存储器的检错纠错电路研究与设计 |
| 3.1 汉明码的研究与设计 |
| 3.1.1 纠检错原理与编解码算法 |
| 3.1.2 编解码模块设计 |
| 3.1.3 汉明码纠一检二的参数化模块设计 |
| 3.2 BCH码的研究与设计 |
| 3.2.1 纠检错原理与编解码算法 |
| 3.2.2 编解码模块设计 |
| 3.3 LDPC码的研究与学习 |
| 3.3.1 纠检错原理与编解码算法 |
| 3.4 本章小结 |
| 第四章 不同算法的检错纠错电路的验证与比较 |
| 4.1 对纠错电路的验证平台的搭建 |
| 4.1.1 验证系统方案 |
| 4.1.2 验证平台搭建 |
| 4.2 测试验证流程和结果分析 |
| 4.2.1 数据编码验证 |
| 4.2.2 数据解码验证 |
| 4.3 资源占用情况及性能分析 |
| 4.4 本章小结 |
| 第五章 基于汉明码的MRAM控制器的设计与实现 |
| 5.1 MRAM控制器设计 |
| 5.1.1 控制器架构设计 |
| 5.1.2 命令处理模块 |
| 5.1.3 数据处理模块 |
| 5.2 MRAM控制器中检错纠错电路的实现 |
| 5.2.1 汉明码检错纠错电路的设计 |
| 5.2.2 汉明码检错纠错电路的验证 |
| 5.2.3 检错纠错电路的逻辑综合与结果分析 |
| 5.2.4 利用检错纠错电路清理MRAM中的错误信息 |
| 5.3 本章小结 |
| 第六章 总结与展望 |
| 致谢 |
| 参考文献 |
| 攻读硕士学位期间取得的成果 |
（5）继电保护装置存储异常变位的容错设计与应用（论文提纲范文）
| 0 引言 |
| 1 典型继电保护设备基本架构 |
| 2 RAM异常变位容错设计 |
| 2.1 RAM分区设计 |
| 2.2 RAM异常在线检测及恢复设计 |
| 2.3 RAM异常变位复位方案设计 |
| 3 文件系统加固设计 |
| 4 实验验证 |
| 5 结语 |
（6）采编存储器长线传输及自擦除设计与实现（论文提纲范文）
| 摘要 |
| abstract |
| 1 绪论 |
| 1.1 课题研究背景及来源 |
| 1.2 研究现状及发展趋势 |
| 1.2.1 数据销毁的现状 |
| 1.2.2 数据长线传输发展现状 |
| 1.3 研究内容及论文安排 |
| 2 自擦除模块及长线传输方案设计 |
| 2.1 自擦除模块方案设计 |
| 2.1.1 自擦除模块设计指标 |
| 2.1.2 自擦除模块需求分析与方案确定 |
| 2.2 长线传输方案设计 |
| 2.2.1 长线传输设计指标 |
| 2.2.2 长线传输需求分析与方案确定 |
| 2.3 工作模式的设计 |
| 2.4 本章小结 |
| 3 自擦除模块的设计 |
| 3.1 自擦除指令接口设计 |
| 3.1.1 器件选型 |
| 3.1.2 指令接口电路设计 |
| 3.2 自擦除指令判决逻辑设计 |
| 3.2.1 时序指令滤波设计 |
| 3.2.2 指令判决关键逻辑设计 |
| 3.3 NAND FLASH擦除设计 |
| 3.3.1 NAND FLASH简介 |
| 3.3.2 FLASH的控制逻辑 |
| 3.4 供电模块设计 |
| 3.4.1 备用电池选型 |
| 3.4.2 电池管理设计 |
| 3.4.2.1 器件选型 |
| 3.4.2.2 充电管理电路设计 |
| 3.4.3 电池监测电路设计 |
| 3.4.4 二次电源的分析与使用 |
| 3.5 本章小结 |
| 4 长线传输设计 |
| 4.1 Hotlink接口电路设计 |
| 4.2 长距离传输逻辑设计 |
| 4.3 本章小结 |
| 5 性能测试与验证 |
| 5.1 测试平台的搭建 |
| 5.2 长线传输测试与验证 |
| 5.3 指令判决测试与验证 |
| 5.3.1 无源指令的测试 |
| 5.3.2 28V编码指令的测试 |
| 5.3.3 FLASH擦除时间的测试 |
| 5.4 电源的测试 |
| 5.5 本章小结 |
| 6 总结与展望 |
| 6.1 研究总结 |
| 6.2 工作展望 |
| 参考文献 |
| 攻读硕士学位期间发表的论文及所取得的研究成果 |
| 致谢 |
（7）差错控制编码在BRAM及固态存储系统中的设计与应用（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 研究工作的背景与意义 |
| 1.1.1 三维闪存发展趋势下的纠错需求 |
| 1.1.2 辐射环境下的FPGA |
| 1.1.3 差错控制方式的缘起与沿革 |
| 1.2 国内外研究现状 |
| 1.3 本文的研究内容与结构安排 |
| 第二章 半导体存储器的出错机制及ECC基础 |
| 2.1 NAND Flash结构及其可靠性退化机制 |
| 2.1.1 NAND Flash闪存器件的特性和结构 |
| 2.1.2 NAND Flash颗粒可靠性退化的物理机制 |
| 2.2 FGPA内嵌BRAM的结构及其辐照效应的多位翻转机理 |
| 2.2.1 SRAM的结构 |
| 2.2.2 辐照环境下的BRAM多位翻转机理 |
| 2.2.3 基于差错控制编码的系统级加固方法的优势 |
| 2.3 差错控制编码的数学基础与容错纠错理论 |
| 2.3.1 有限域基础 |
| 2.3.2 有限域上的多项式 |
| 2.3.2.1 本原元 |
| 2.3.2.2 本原多项式 |
| 2.3.2.3 生成多项式 |
| 2.3.3 线性分组码与循环码 |
| 2.4 本章小结 |
| 第三章 BRAM的检错纠错设计和抗辐照加固 |
| 3.1 适用于36KBRAM的汉明码 |
| 3.1.1 汉明码纠检错原理 |
| 3.1.2 汉明-奇偶校验提升可靠性 |
| 3.1.3 仿真结果 |
| 3.2 基于RS码的BRAM多位翻转加固设计 |
| 3.2.1 RS码算法基础 |
| 3.2.2 适用于BRAM抗多位翻转的RS码设计 |
| 3.2.2.1 RS码的经典编译码方式 |
| 3.2.2.2 基于乘法矩阵的RS码设计 |
| 3.2.3 RS码抗多位翻转仿真结果及分析 |
| 3.3 本章小结 |
| 第四章 固态存储控制系统中的纠错算法设计 |
| 4.1 固态存储主控制器的架构 |
| 4.2 LDPC码算法及本文的编解码方案 |
| 4.2.1 LDPC码的表示方式 |
| 4.2.2 LDPC编译码算法 |
| 4.3 基于NAND Flash驻留错误的LDPC算法设计与优化 |
| 4.3.1 Flash驻留错误测试与建模 |
| 4.3.2 MLC NAND Flash两次读信道最大平均互信息量化 |
| 4.3.3 仿真结果及分析 |
| 4.4 本章小结 |
| 第五章 全文总结与展望 |
| 致谢 |
| 参考文献 |
| 攻读硕士学位期间取得的成果 |
（8）微处理器中Cache系统可靠性分析与加固设计研究（论文提纲范文）
| 摘要 |
| Abstract |
| 第1章 绪论 |
| 1.1 论文背景与意义 |
| 1.2 Cache系统加固技术研究现状 |
| 1.2.1 国外研究现状 |
| 1.2.2 国内研究现状 |
| 1.2.3 国内外文献综述简析 |
| 1.3 本论文主要研究内容和论文结构 |
| 第2章 Cache工作原理和可靠性分析 |
| 2.1 Cache工作原理 |
| 2.1.1 Cache简介 |
| 2.1.2 OR1200中Cache的工作原理 |
| 2.2 Cache可靠性分析 |
| 2.2.1 Cache标记位可靠性 |
| 2.2.2 Cache数据位可靠性 |
| 2.3 Cache生命周期 |
| 2.3.1 Cache标记位生命周期 |
| 2.3.2 Cache数据位生命周期 |
| 2.4 Cache敏感因子 |
| 2.4.1 标记位敏感因子 |
| 2.4.2 数据位敏感因子 |
| 2.5 本章小结 |
| 第3章 Cache加固方法研究 |
| 3.1 仿真平台搭建 |
| 3.1.1 搭建仿真平台 |
| 3.1.2 仿真平台验证 |
| 3.2 Cache加固研究 |
| 3.2.1 写直达Cache加固 |
| 3.2.2 写回Cache加固 |
| 3.3 加固Cache功能验证 |
| 3.3.1 强制不命中加固功能验证 |
| 3.3.2 汉明码加固功能验证 |
| 3.3.3 冗余备份加固功能验证 |
| 3.4 本章小结 |
| 第4章 Cache加固性能开销评估 |
| 4.1 基于Simple Scalar的性能开销评估 |
| 4.1.1 Simple Scalar模拟器简介 |
| 4.1.2 性能开销 |
| 4.2 基于Cacti的面积延时和功耗开销评估 |
| 4.2.1 Cacti简介 |
| 4.2.2 面积延时和功耗开销 |
| 4.3 本章小结 |
| 结论 |
| 参考文献 |
| 攻读学位期间发表的学术论文 |
| 致谢 |
（9）基于ISO26262的RISC处理器功能性安全验证（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 缩略语对照表 |
| 第一章 绪论 |
| 1.1 研究背景及意义 |
| 1.2 国内外研究现状 |
| 1.3 论文研究内容和目标 |
| 第二章 功能安全验证原理 |
| 2.1 功能安全验证基本原理 |
| 2.1.1 ISO26262标准 |
| 2.1.2 功能安全验证解决方案 |
| 2.1.3 Z01X工具 |
| 2.2 功能安全验证故障仿真概念 |
| 2.2.1 安全环境中的故障仿真 |
| 2.2.2 故障仿真机制 |
| 2.2.3 故障管理器 |
| 2.3 本章小结 |
| 第三章 RISC处理器的安全机制研究 |
| 3.1 RISC处理器结构 |
| 3.1.1 RISC处理器拓扑结构 |
| 3.1.2 RISC处理器安全机制 |
| 3.2 RISC处理器的安全机制研究 |
| 3.2.1 处理器Lockstep技术 |
| 3.2.2 ECC算法 |
| 3.2.3 Safety Monitor安全监视器 |
| 3.2.4 Watchdog timer看门狗定时器 |
| 3.2.5 内存保护单元MPU |
| 3.3 本章小结 |
| 第四章 RISC处理器功能安全验证平台设计 |
| 4.1 功能安全验证平台结构 |
| 4.2 设置观测点 |
| 4.3 产生激励 |
| 4.3.1 vcd和 evcd |
| 4.3.2 Verilog Testbench |
| 4.3.3 本文激励模式的选取 |
| 4.4 注入故障类型设置 |
| 4.4.1 故障类型 |
| 4.4.2 故障状态设置 |
| 4.4.3 故障位置设置 |
| 4.5 故障仿真变量设置 |
| 4.5.1 相关变量设置 |
| 4.5.2 覆盖率定义 |
| 4.6 本章小结 |
| 第五章 功能安全验证故障仿真和结果分析 |
| 5.1 功能安全验证流程 |
| 5.2 编译 |
| 5.2.1 编译阶段 |
| 5.2.2 编译仿真结果分析 |
| 5.3 逻辑仿真 |
| 5.3.1 逻辑仿真 |
| 5.3.2 逻辑仿真结果分析 |
| 5.4 故障仿真结果分析 |
| 5.4.1 永久故障仿真结果对比分析 |
| 5.4.2 瞬态故障仿真结果对比分析 |
| 5.5 本章小结 |
| 第六章 总结与展望 |
| 6.1 论文工作总结 |
| 6.2 后续工作展望 |
| 参考文献 |
| 致谢 |
| 作者简介 |
（10）PowerPC处理器的加固设计与验证（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 符号对照表 |
| 缩略语对照表 |
| 第一章 绪论 |
| 1.1 研究背景 |
| 1.1.1 空间辐射环境与辐射效应 |
| 1.1.2 单粒子翻转效应的影响 |
| 1.1.3 抗辐射SRAM的加固设计方法 |
| 1.2 国内外研究现状 |
| 1.3 研究内容与课题意义 |
| 1.4 论文的组织结构 |
| 第二章 PPC460加固设计需求及方案设计 |
| 2.1 X_DSP处理器结构 |
| 2.2 PPC460存储加固需求分析 |
| 2.2.1 PPC460 ICA原有存储结构分析 |
| 2.2.2 PPC460 DCA原有存储结构分析 |
| 2.2.3 加固需求 |
| 2.3 PPC460加固方案 |
| 2.3.1 PPC460 ICA加固方案 |
| 2.3.2 PPC460 DCA加固方案 |
| 2.4 本章总结 |
| 第三章 加固算法的实现 |
| 3.1 纠错码理论基础 |
| 3.1.1 线性分组码的基本概念 |
| 3.1.2 生成矩阵和校验矩阵 |
| 3.1.3 伴随式S |
| 3.1.4 常见的线性分组码 |
| 3.2 Hsiao码的纠一检二算法设计 |
| 3.3 BCH纠二检三算法设计 |
| 3.3.1 BCH码的基本原理 |
| 3.3.2 纠二检三编码设计 |
| 3.3.3 纠二检三译码设计 |
| 3.4 BCH纠二检三的参数化模板设计 |
| 3.4.1 校验矩阵H的快速获取 |
| 3.4.2 编码模块参数化 |
| 3.4.3 译码模块参数化 |
| 3.5 本章总结 |
| 第四章 Power PC处理器EDAC加固设计实现 |
| 4.1 EDAC控制寄存器设计 |
| 4.1.1 刷新控制寄存器 |
| 4.1.2 错误统计及错误异常寄存器 |
| 4.1.3 错误注入与软复位寄存器 |
| 4.2 刷新机制设计 |
| 4.3 PPC460纠检错机制设计 |
| 4.3.1 PPC460 ICA编译码模块设计 |
| 4.3.2 PPC460 DCA编译码模块设计 |
| 4.4 编译码模块的嵌入 |
| 4.5 读写优先级与数据相关性设计 |
| 4.6 后台缓冲设计 |
| 4.7 本章总结 |
| 第五章 验证与性能分析 |
| 5.1 模块级验证 |
| 5.1.1 Hsiao码纠一检二设计验证 |
| 5.1.2 BCH码纠二检三设计验证 |
| 5.1.3 加固功能点验证 |
| 5.1.4 Power PC460单核级验证 |
| 5.2 系统级验证 |
| 5.3 FPGA验证 |
| 5.4 开销评估 |
| 5.4.1 原始方案的开销评估 |
| 5.4.2 加固方案的开销评估 |
| 5.5 工程应用 |
| 5.6 本章总结 |
| 第六章 总结与展望 |
| 参考文献 |
| 致谢 |
| 作者简介 |
四、计算机RAM检错纠错电路的设计与实现（论文参考文献）
- [1]SRAM型FPGA的SEU容错技术研究[D]. 钟敏. 中国科学院大学(中国科学院光电技术研究所), 2021(08)
- [2]水下光通信RS纠错码技术研究[D]. 李旺. 武汉纺织大学, 2021(08)
- [3]基于SRAM型FPGA的抗辐照加固技术研究[D]. 韩涛. 大连理工大学, 2021(01)
- [4]新型非易失性存储器检错纠错电路设计[D]. 旷嵩. 电子科技大学, 2021(01)
- [5]继电保护装置存储异常变位的容错设计与应用[J]. 李友军,周华良,郑玉平,邹志杨,徐广辉. 电力系统自动化, 2021(07)
- [6]采编存储器长线传输及自擦除设计与实现[D]. 董琳琳. 中北大学, 2020(09)
- [7]差错控制编码在BRAM及固态存储系统中的设计与应用[D]. 余艺. 电子科技大学, 2020(01)
- [8]微处理器中Cache系统可靠性分析与加固设计研究[D]. 李广鹏. 哈尔滨工业大学, 2020(01)
- [9]基于ISO26262的RISC处理器功能性安全验证[D]. 秦笑. 西安电子科技大学, 2020(05)
- [10]PowerPC处理器的加固设计与验证[D]. 马尤. 西安电子科技大学, 2019(02)