一、基于内存映射文件的数据交换技术及其在测控软件中的应用（论文文献综述）
宋青锋,赵龙,于海明,张伟[1]（2021）在《基于内存共享的多道分析器与应用软件数据交换的设计》文中指出本文设计描述的基于内存共享的多道分析器与应用软件数据交换的方法,不但将多道分析器与应用软件的数据交换进行了统一,同时还增强了对硬件通信协议的保密性。
梅舒玉[2]（2021）在《基于VxWorks自动测控系统软件设计与实现》文中提出
郭嘉城[3]（2021）在《高分辨成像声呐DSP与显控端软件实现技术研究》文中认为
张磊[4]（2021）在《基于ZYNQ的White Rabbit时间同步技术研究与设计》文中研究表明在通信领域高精度的时间同步就意味着高速的数据传输,随着5G基站的建设、5G网络的普及以及量子通信的发展,对时间同步的需求已达到纳秒级或亚纳秒级。已有的精确时间同步协议（PTP）虽然能够达到亚微秒级精度,但是对于时间同步需求达到数十纳秒或亚纳秒级的科研领域,PTP协议显然不能满足要求。因此,本文提出并实现了基于ZYNQ平台上的亚纳秒时间同步技术——White Rabbit技术（WR）。WR技术是在PTP技术上的扩展,结合了同步以太网及数字双混频技术,通过对主从时钟链路间的非对称延迟持续的高精度测量校准,从而使时钟同步精度在PTP技术上提升一个量级,达到亚纳秒级。ZYNQ技术平台是ARM和FPGA相结合的全可编程片上系统;实现WR技术时可以在PL（Programmable Logic,可编程逻辑）中实现实时的WR技术堆栈,在具有硬化的ARM双核处理系统（PS）中运行嵌入式Linux系统。本主要设计工作如下:1、在研究了PTP协议、同步以太网技术以及数字双混频技术的原理后,建立了WR技术的链路模型,计算推导了链路延迟的不对称参数;2、选择Zynq XC7Z030芯片作为主控芯片,在PL中用硬件描述语言（VHDL）实现物理网关及WRPC关键技术,同时结合AXI总线的可编程逻辑架构,实现PS端和PL端中的IP核通信;3、在PS中移植Linux系统及WRPC驱动,在Linux系统下开发并实现WR技术的上层协议及相关自定义逻辑模块;4、最后通过主从时钟模块输出秒脉冲信号（PPS）,精确测试出主从时钟同步的时间差在1ns以内,实现了亚纳秒的时间同步精度。综上,本文利用ZYNQ ARM+FPGA全可编程的芯片架构实现了亚纳秒时间同步,避免了为实现WR技术的上层协议牺牲FPGA逻辑资源,为将来拓展亚纳秒时间同步系统的功能需求提供了新的设计方案。
高伟[5]（2021）在《基于PCIe的SpaceFibre测试系统的研究与实现》文中研究表明SpaceFibre总线是专门面向航天器开发的高速总线,其相关测试设备较少,为了更方便的对SpaceFibre节点进行数据传输和性能测试,设计一种可在通用计算机上使用的SpaceFibre节点测试系统具有重要的实用意义。PCI Express总线因具有优良的性能,一经推出就被广泛使用,且大部分的通用计算机均具有PCIe的接口,故本文使用了PCIe接口作为SpaceFibre测试系统的上位机接口。在此基础上,本文提出了一种基于PCIe的SpaceFibre测试系统的设计并进行实现。本文在充分调研了SpaceFibre总线技术和PCIe总线技术的基础上,设计了一种基于PCIe的SpaceFibre节点测试系统,基于自顶向下的设计方法,分别进行了硬件平台选型、固件总体方案设计以及软件总体方案设计。本论文实现的测试系统可与其他SpaceFibre节点卡通信,按照SpaceFibre协议发送、接收数据。可自动进行单次测试、多次测试,生成多种测试数据,具有自环回自检功能,并在上位机提供不同格式的测试文件生成以及测试文件分割、文本分页对比等功能,便于进行测试。测试结果得出本系统功能完整,能够实现上位机与SpaceFibre节点的通信,并能够完成对SpaceFibre总线传输过程进行速度测试和传输数据正确性的测试。测试得到的PCIe平均读速率为15.93Gbps,平均写速率为23.01Gbps,SpaceFibre板间通信平均速率为1.91Gbps,均达到预期值。本系统满足了SpaceFibre节点与上位机交换数据以及对SpaceFibre总线数据传输进行测试的需求,对进一步研究SpaceFibre总线技术具有重要的实际价值。
程艺[6]（2021）在《CAFe机器保护系统关键技术研究》文中进行了进一步梳理在当前能源需求日益增长和环境污染问题备受关注的背景下,大力发展实用的洁净能源技术非常重要。核能具有可持续发展的潜力,能长期满足将来的洁净能源需求。作为洁净核能技术之一,加速器驱动次临界（ADS,Accelerator Driven Sub-critical System）系统可在核能应用中承担多项任务,包括将放射性废料中长寿命高放射性核素嬗变成为短寿命放射性核素或者稳定的同位素,用于发电和产生热量等。ADS系统包括高功率质子加速器、散裂靶和次临界反应堆。为了解决高功率质子加速器中的关键技术,中国科学院近代物理研究所研制了一台超导质子直线加速器样机（CAFe,China ADS Front-end demo linac）。本论文研究CAFe加速器机器保护系统里的关键技术,并重点研究了下面三项关键技术:用于机器保护系统历史数据事故分析中的高精度时间戳技术、机器保护执行信号时序控制技术、机器保护系统控制器集成技术等。首先,在后事故分析过程中,软件系统可实现的故障事件的时间分辨率为毫秒量级,而CAFe加速器腔体频率为162.5 Mhz,束团时间结构为6 ns左右,束测系统中束流位置探测和束流损失探测的故障信号的时间分辨在微秒量级。若采用基于系统软件的时标技术,其时间分辨率不能为实验人员提供详细的事件过程数据,不能精准的还原故障场景及其故障事件的先后顺序。针对此问题,提出了为机器保护系统提供高精度时间戳的方法。本文采用基于White Rabbit系统中的TAI时钟和分布式时钟同步技术,实现了高精度时间戳的获取及显示,保证了故障发生时,各设备故障信号的时间标记,其时间戳精度为4 ns。其次,机器保护系统的实际运行过程中,对设备动作控制方法单一,不能灵活设置控制时序,存在设备被打坏的风险。如LEBT段的Chopper电源还没关闭,真空系统的真空阀或其他系统的相关插入式元件已插入,此时这些插入式元件存在被束流直接轰击的风险,严重时会被瞬间击穿,而造成真空破坏、腔体环境变差等问题。针对这一问题,提出了为设备增加时序控制的想法,通过将原有PLC硬件平台实现的部分时序控制功能转移到FPGA控制器中,实现了可实时在线调整时序关系的能力。经过实际测试,FPGA控制器可以实现对设备保护的触发信号延时可调,提高了系统的灵活性和安全性。最后,本论文研究了机器保护系统的控制器集成技术。通过研究机器保护系统中现有的FPGA控制器和PC机上现有的控制功能,提出了将IPC机上运行的软件控制功能集成在FPGA控制器内,并在其内部嵌入EPICS框架的策略,实现PV变量本地发布功能。这为机器保护系统实现前端控制器智能化迈出了坚定一步。论文针对高功率质子加速器运行过程中的关键技术问题,研究了高精度时间戳技术、时序控制技术和嵌入式控制器技术。设计实现的高精度时间戳系统可实现纳秒量级的设备故障信号发生时刻的标定,这为事故分析提供了可靠的数据和技术途径。基于FPGA控制器的事例触发延时模式,探索了可在线灵活修改设备控制时序的功能。嵌入式智能化前端控制器将FPGA板卡和工控机的功能进行整合,为智能化前端控制器的现场大规模分布式部署提供了技术方案。
王常辉[7]（2021）在《工业自动化控制系统运动控制内核的设计与实现》文中指出在工业自动化控制领域中,运动控制内核是其核心的设备,其关系着生产过程中的精准化控制和智能化制造,所以发展高性能的运动控制内核可以提高工业制造的水平和实力。另外在工业制造中,传感器的数目越来越多,对通信时延要求越来越高,对链路结构灵活开放,使用实时以太网EtherCAT协议来代替传统的现场总线也是当前的发展趋势。在国家提倡工业制造自主创新的背景下,面对工业自动化控制应用场景下的智能化制造以及多设备实时通信等多种要求,本文提出以国产处理器龙芯3A4000为硬件基础,以EtherCAT协议为通信基础的开放式运动控制内核。该研究也为我国运动控制内核的自主创新提供一个案例。本文的主要研究内容如下:首先,详细分析Linux实时操作系统各种改造方案,确定了以RT-Preempt实时补丁为基础的改造方案,其社区活跃并支持MIPS架构处理器。最后按照补丁提供的构建步骤对Linux系统进行改造。其次,分析了各种EtherCAT主站构建方案,最后选择Ig H EtherCAT Master主站方案。分析了Ig H主站在native网卡驱动工作模式下不支持龙芯的网卡,确定了将Ig H的主站代码进行修改使其工作在用户态,对于经过网卡驱动的数据包通过PACKET＿MMAP和原始套接字捕获机制,将数据包映射到用户态EtherCAT主站的方案并进行实现。设计了EtherCAT主从站状态机。然后,实现了用户态中运动控制模块的实时线程与EtherCAT主站模块实时线程的同步机制,设计了运动控制内核加载配置文件机制,开发了应用层多种伺服控制应用。最后,搭建实验平台,对运动控制内核中断响应以及上下文切换等实时性进行测试,对EtherCAT主站实时性进行测试,对PACKET＿MMAP和原始套接字捕获数据包功能进行测试,对多种伺服控制应用进行测试。实验结果表明,本文研究的运动控制内核具有良好的实时性和扩展性。
王新杰[8]（2021）在《基于海思芯片的多镜头全景成像系统设计与前端视频拼接》文中研究指明多镜头全景摄像机已经在城市安防、虚拟现实与远程会议等领域发挥了越来越重要的作用,其关键在于对视频实施拼接处理技术。目前多镜头全景成像系统中的多路视频拼接过程往往需要在体积庞大、功耗高且可移动性差的PC机或者图形工作站中完成。因此,开发出一款基于嵌入式平台且实时性较好的多镜头全景成像系统具有非常重要的实用意义与经济价值。多镜头全景成像系统涉及大量的逻辑控制与数据处理,若采用普通ARM架构芯片作为成像系统的控制与计算单元,难以使系统的全景成像过程满足实时性要求。鉴于上述原因,本文在基于ARM+GPU架构的海思Hi3559a芯片上设计了一款多镜头全景成像系统,并在此系统上完成了多路视频实时拼接。本文在研究过程中主要完成的工作如下:（1）根据多镜头全景成像系统功能需求对系统的整体硬件结构进行了分析与设计,依据分析结果选出了全景成像系统的主控芯片——海思Hi3559a。针对所选出的主控芯片设计全景成像系统外围电路模块,主要包括多路摄像头模块、通信接口模块、存储模块与视频显示接口模块,最后根据设计出来的原理图与所选芯片的电气特性设计全景成像系统PCB板卡;（2）在设计出来的全景成像系统硬件平台上搭建全景成像系统软件开发环境,主要包括系统引导程序U-Boot编译与移植、内核编译与移植、文件系统制作与移植、外设驱动程序安装与成像系统软件库的安装;（3）为了保证全景成像系统视频拼接的流畅性,在系统的ARM端设计基于多线程的视频拼接软件,其中主要包括多路视频采集线程、视频格式转换线程、视频拼接线程与全景视频输出显示线程,各线程之间的数据交换采用基于队列的数据结构完成;（4）将视频拼接配准阶段计算出的多路待拼接视频与全景视频的坐标映射关系存储到一张结合全景视频拼接线邻域位置信息的查找表中。视频拼接前将查找表与拼接参数读取到内存中,视频拼接时使用OpenCL并行编程语言在Hi3559a的GPU端利用读取到内存中的查找表与拼接参数快速生成全景影像。以查找表的存储空间换取计算时间并利用GPU的并行算力,解决视频拼接配准过程中的高耗时问题。
潘冬阳[9]（2021）在《嵌入式多通道高速信号采集处理系统研究》文中研究指明近年来,互联网和集成芯片的发展带动了信号采集处理系统的更新换代,随着应用需求的不断增加,信号采集处理系统在采集速率、采集精度、数据处理能力上都有很大的提升。在超声检测、分布式光纤检测以及工业现场多点模拟测量等具有复杂噪声背景的应用场景下,需要采集处理系统具有多通道数据处理能力;在一些工业生产线、输油管道等需要实时监测温度和应力等物理量的应用场景下,则需要采集处理系统具备良好的实时性。经过调研并综合考虑信号采集处理系统的性能、适用性及成本等因素,目前已有的采集系统并不能完全满足应用需求。针对上述问题,本文对信号采集处理系统展开了深入研究,设计了本课题系统的整体框架,并通过对以下几方面内容的研究,实现了一套嵌入式多通道高速信号采集处理系统。根据系统整体框架,设计了基于SPI的一主多从通信总线。以传输控制单元为SPI主机,实现了对6个采集控制单元（SPI从机）数据的并行接收和采集控制指令发送,传输速率最大可达20Mbps。通过对FPGA高速信号采集处理技术和同步时序处理技术的研究,设计了基于Cyclone 10LP系列低功耗FPGA的采集控制单元逻辑功能。并通过对累加平均滤波算法的研究和算法降噪原理的定量分析,结合FPGA并行流水线架构,实现了基于FPGA的实时累加平均滤波算法,该算法可自适应触发频率,解决了以往触发频率必须为固定频率的问题。通过对异构SoC FPGA及其片内高速AXI总线的研究,设计了基于Cyclone V系列SoC FPGA的传输控制单元逻辑功能,利用片上高速AXI总线设计接口应用,实现了FPGA与HPS的高速互联,解决了FPGA与ARM之间数据吞吐率不足的问题。通过对嵌入式Socket网络通信技术的研究,设计了采集系统配套软件。本文所设计的嵌入式多通道高速信号采集处理系统具有36个模拟信号通道,每个通道最高采样速率为65MHz,采样分辨率为14位,可实时对采样数据进行累加平均滤波处理,并通过上位机显示各通道的采样波形。经过实验测试,验证了系统的可行性且具有较强的实际应用价值。该采集系统对大背景噪声下的重复信号具有一定的通用性,可为工业现场中多通道信号采集处理提供平台支撑。
朱顺[10]（2021）在《煤矿云平台监控系统应用研究》文中指出
二、基于内存映射文件的数据交换技术及其在测控软件中的应用（论文开题报告）
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
本文主要提出一款精简64位RISC处理器存储管理单元结构并详细分析其设计过程。在该MMU结构中,TLB采用叁个分离的TLB,TLB采用基于内容查找的相联存储器并行查找,支持粗粒度为64KB和细粒度为4KB两种页面大小,采用多级分层页表结构映射地址空间,并详细论述了四级页表转换过程,TLB结构组织等。该MMU结构将作为该处理器存储系统实现的一个重要组成部分。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
三、基于内存映射文件的数据交换技术及其在测控软件中的应用（论文提纲范文）
（1）基于内存共享的多道分析器与应用软件数据交换的设计（论文提纲范文）
| 1 数据交换的方法 |
| 2 接口服务软件设计 |
| 3 应用软件访问共享内存 |
| 4 结语 |
（4）基于ZYNQ的White Rabbit时间同步技术研究与设计（论文提纲范文）
| 摘要 |
| Abstract |
| 第一章 绪论 |
| §1.1 课题的研究背景与意义 |
| §1.1.1 研究背景 |
| §1.1.2 研究意义 |
| §1.2 国内外研究现状 |
| §1.3 论文研究内容及章节安排 |
| 第二章 White Rabbit时钟同步技术及ZYNQ技术 |
| §2.1 White Rabbit时钟同步原理 |
| §2.1.1 精密时间协议(PTP) |
| §2.1.2 同步以太网(Sync-E) |
| §2.1.3 数字双混频鉴相器(DDMTD) |
| §2.2 White Rabbit同步链路 |
| §2.2.1 链路不对称估计 |
| §2.2.2 WR链路延迟不对称计算 |
| §2.3 ZYNQ技术简介 |
| §2.3.1 ZYNQ处理器特点概述 |
| §2.3.2 芯片参数 |
| §2.4 本章小结 |
| 第三章 基于ZYNQ的时钟同步硬件设计 |
| §3.1 总体方案架构 |
| §3.2 ZYNQ核心板的介绍 |
| §3.2.1 核心板示意图 |
| §3.2.2 核心板功能描述 |
| §3.3 时钟同步模块的硬件电路设计 |
| §3.3.1 时钟模块硬件设计 |
| §3.3.2 外部存储EEPROM |
| §3.3.3 ONE WIRE总线硬件连接 |
| §3.3.4 光模块SFP设计 |
| §3.3.5 电源电路设计 |
| §3.4 可编程逻辑的电路设计 |
| §3.4.1 WRPC核的设计 |
| §3.4.2 AXI-WB桥的设计 |
| §3.4.3 AXI-UART核的设置 |
| §3.4.4 芯片的资源使用量 |
| §3.5 本章小结 |
| 第四章 基于White Rabbit协议的软件研究与设计 |
| §4.1 基于ZYNQ嵌入式软件平台构建 |
| §4.1.1 Petalinux开发工具 |
| §4.1.2 设备树文件 |
| §4.1.3 Linux系统移植 |
| §4.1.4 WRPC核的驱动实现 |
| §4.2 White Rabbit协议软件设计 |
| §4.2.1 增强时间戳算法 |
| §4.2.2 最佳主时钟算法的改进 |
| §4.2.3 WR同步传输流程 |
| §4.2.4 WR协议状态机 |
| §4.3 本章小结 |
| 第五章 系统测试及结果分析 |
| §5.1 系统启动简介 |
| §5.1.1 ZYNQ启动步骤 |
| §5.1.2 Linux系统启动过程 |
| §5.2 功能测试 |
| §5.2.1 功能测试方案 |
| §5.2.2 秒脉冲(PPS)测试 |
| §5.2.3 频率输出 |
| §5.3 性能测试 |
| §5.3.1 性能测试方案 |
| §5.3.2 同步节点性能测试 |
| §5.3.3 长时间同步性能测试 |
| §5.4 本章小结 |
| 第六章 总结与展望 |
| §6.1 总结 |
| §6.2 展望 |
| 参考文献 |
| 致谢 |
| 作者在攻读硕士期间的主要研究成果 |
（5）基于PCIe的SpaceFibre测试系统的研究与实现（论文提纲范文）
| 摘要 |
| abstract |
| 第1章 绪论 |
| 1.1 研究背景及意义 |
| 1.1.1 研究背景 |
| 1.1.2 研究意义 |
| 1.2 国内外研究现状 |
| 1.2.1 国外研究现状 |
| 1.2.2 国内研究现状 |
| 1.3 论文的主要工作及章节安排 |
| 1.3.1 课题研究目的与主要工作 |
| 1.3.2 论文章节安排 |
| 第2章 相关协议研究 |
| 2.1 PCIe协议研究 |
| 2.1.1 PCI系列协议发展 |
| 2.1.2 PCIe总线拓扑结构 |
| 2.1.3 PCIe协议分层结构 |
| 2.1.4 PCIe总线数据传输 |
| 2.1.5 PCIe寄存器配置空间 |
| 2.1.6 PCIe中断机制 |
| 2.2 SpaceFibre协议研究 |
| 2.2.1 SpaceFibre协议分层结构 |
| 2.2.2 SpaceFibre总线拓扑结构 |
| 2.2.3 SpaceFibre数据格式 |
| 2.2.4 SpaceFibre数据传输过程 |
| 2.3 本章小结 |
| 第3章 基于PCIe的 SpaceFibre测试系统软硬件方案设计 |
| 3.1 整体方案设计概述 |
| 3.1.1 功能设计与技术指标 |
| 3.1.2 硬件选型与固件方案设计 |
| 3.2 SpaceFibre通信模块设计 |
| 3.3 DDR高速缓存模块设计 |
| 3.3.1 DDR3 MIG IP核解决方案 |
| 3.3.2 DDR3 FDMA IP核解决方案 |
| 3.4 PCIe通信接口模块设计 |
| 3.4.1 Xilinx提供的三种IP核对比 |
| 3.4.2 XDMA IP核的介绍 |
| 3.4.3 PCIe链路LTSSM状态机 |
| 3.5 上位机驱动软件方案设计 |
| 3.5.1 XDMA中的DMA启动流程 |
| 3.5.2 基于XDMA的驱动解决方案 |
| 3.5.3 驱动程序开发环境搭建 |
| 3.6 上位机应用软件程序设计 |
| 3.7 本章小结 |
| 第4章 基于PCIe的SpaceFibre测试系统的实现及功能验证 |
| 4.1 整体实现方案简述 |
| 4.2 SpaceFibre光纤通信模块实现与验证 |
| 4.2.1 SpaceFibre光纤通信模块实现 |
| 4.2.2 SpaceFibre光纤通信模块验证 |
| 4.3 DDR高速缓存模块实现与验证 |
| 4.3.1 DDR高速缓存模块实现 |
| 4.3.2 DDR高速缓存模块验证 |
| 4.4 PCIe通信接口模块实现与验证 |
| 4.4.1 PCIe通信接口模块实现 |
| 4.4.2 PCIe通信接口模块验证 |
| 4.5 上位机软件功能实现与测试 |
| 4.5.1 上位机软件功能实现 |
| 4.5.2 上位机软件功能验证 |
| 4.6 测试结果正确性验证 |
| 4.7 速度测试结果与分析 |
| 4.8 本章小结 |
| 第5章 总结与展望 |
| 参考文献 |
| 致谢 |
| 作者简历及攻读学位期间发表的学术论文与研究成果 |
（6）CAFe机器保护系统关键技术研究（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第1章 引言 |
| 1.1 研究背景 |
| 1.2 机器保护系统 |
| 1.3 国内外机器保护系统现状 |
| 1.3.1 欧洲散裂中子源 |
| 1.3.2 费米实验室质子改进 |
| 1.3.3 高能同步辐射光源 |
| 1.3.4 注入器II机器保护系统 |
| 1.4 课题研究意义及内容 |
| 1.4.1 课题研究意义 |
| 1.4.2 论文研究内容 |
| 1.4.3 论文创新点 |
| 1.5 本章小结 |
| 第2章 高精度时间戳设计 |
| 2.1 需求分析 |
| 2.2 时间同步技术对比 |
| 2.3 White Rabbit技术 |
| 2.3.1 WR技术应用 |
| 2.3.2 WR应用的关键技术 |
| 2.4 基于WR的设计方案 |
| 2.4.1 硬件选型 |
| 2.4.2 Zynq简介及开发设计 |
| 2.4.3 程序设计及实现 |
| 2.5 本章小结 |
| 第3章 时序控制技术研究 |
| 3.1 背景需求 |
| 3.2 技术调研 |
| 3.3 事例同步设计 |
| 3.3.1 整体设计方案 |
| 3.3.2 事例处理流程设计 |
| 3.3.3 事例编码和TCP报文的定义 |
| 3.3.4 事例存储表的设计 |
| 3.3.5 创建WRPC |
| 3.3.6 事例界面设计 |
| 3.4 本章小节 |
| 第4章 控制模块集成化的搭建及实现 |
| 4.1 嵌入式技术在加速器领域的应用 |
| 4.2 前端控制模块的设计 |
| 4.3 构建开发环境 |
| 4.3.1 Linux系统搭建 |
| 4.3.2 EPICS环境的搭建 |
| 4.4 设备驱动模块 |
| 4.5 设备支持模块 |
| 4.6 事例模块开发及实现 |
| 4.7 网络设计及实现 |
| 4.7.1 硬件环境搭建 |
| 4.7.2 SDK模块实现 |
| 4.8 本章小结 |
| 第5章 系统测试 |
| 5.1 故障数据时间戳标定 |
| 5.2 MPS时序控制功能 |
| 5.2.1 动作事例码下发 |
| 5.2.2 故障响应测试 |
| 5.3 嵌入式控制器 |
| 5.3.1 网络通信功能测试 |
| 5.3.2 硬件资源消耗统计 |
| 5.4 本章小结 |
| 第6章 总结与展望 |
| 6.1 工作总结 |
| 6.2 展望 |
| 参考文献 |
| 缩写及其英文全称 |
| 致谢 |
| 作者简历及攻读学位期间发表的学术论文与研究成果 |
（7）工业自动化控制系统运动控制内核的设计与实现（论文提纲范文）
| 摘要 |
| Abstract |
| 第1章 绪论 |
| 1.1 课题的研究背景及意义 |
| 1.2 国内外研究现状与分析 |
| 1.2.1 运动控制器的研究现状及趋势 |
| 1.2.2 工业以太网现状及发展趋势 |
| 1.2.3 EtherCAT工业以太网技术 |
| 1.3 课题来源与主要研究内容 |
| 第2章 运动控制内核总体方案设计 |
| 2.1 控制内核模块划分 |
| 2.2 控制内核硬件平台介绍 |
| 2.3 控制内核实时系统方案 |
| 2.3.1 运动控制内核实时系统方案比较 |
| 2.3.2 RT-Preempt实时补丁安装 |
| 2.4 控制内核通信模块方案 |
| 2.4.1 EtherCAT主站 |
| 2.4.2 EtherCAT从站 |
| 2.4.3 EtherCAT主站方案设计 |
| 2.5 基于EtherCAT的CAN应用协议 |
| 2.6 本章小结 |
| 第3章 运动控制内核通信模块核心技术研究 |
| 3.1 EtherCAT技术原理 |
| 3.1.1 通信原理 |
| 3.1.2 数据帧结构 |
| 3.1.3 报文寻址原理 |
| 3.1.4 设备同步技术 |
| 3.2 运动控制内核通信机制设计与实现 |
| 3.2.1 数据帧收发方案设计 |
| 3.2.2 数据帧发送机制实现 |
| 3.2.3 数据帧接收机制实现 |
| 3.3 EtherCAT主站配置 |
| 3.3.1 设计主站状态机 |
| 3.3.2 设计从站扫描状态机 |
| 3.3.3 设计EtherCAT配置状态机 |
| 3.3.4 EtherCAT主站初始化 |
| 3.4 本章小结 |
| 第4章 运动控制内核软件开发 |
| 4.1 XML配置文件解析功能设计 |
| 4.1.1 XML配置文件结构 |
| 4.1.2 XML配置文件解析 |
| 4.2 模块间通信功能设计与实现 |
| 4.2.1 运动控制内核与上位机的通信 |
| 4.2.2 运动控制模块与EtherCAT主站的通信 |
| 4.3 应用设计与实现 |
| 4.3.1 通信模式配置 |
| 4.3.2 伺服从站通信程序设计 |
| 4.3.3 周期同步位置模式 |
| 4.3.4 周期同步速度模式 |
| 4.3.5 回零模式 |
| 4.4 本章小结 |
| 第5章 系统搭建与测试 |
| 5.1 实验平台搭建 |
| 5.2 数据帧收发实验 |
| 5.3 EtherCAT主站实时性测试 |
| 5.3.1 系统的实时性测试 |
| 5.3.2 EtherCAT主站的实时性测试 |
| 5.4 伺服运动控制实验 |
| 5.5 本章小结 |
| 第6章 总结与展望 |
| 6.1 全文总结 |
| 6.2 工作展望 |
| 6.3 创新点 |
| 参考文献 |
| 致谢 |
| 作者简历及攻读学位期间发表的学术论文与研究成果 |
（8）基于海思芯片的多镜头全景成像系统设计与前端视频拼接（论文提纲范文）
| 摘要 |
| Abstract |
| 第一章 绪论 |
| §1.1 课题研究背景与意义 |
| §1.2 课题国内外研究历史与现状 |
| §1.2.1 全景成像技术 |
| §1.2.2 异构并行编程技术 |
| §1.3 论文的研究内容与结构安排 |
| 第二章 嵌入式全景成像系统开发基础 |
| §2.1 嵌入式Linux软件开发基础 |
| §2.1.1 U-Boot编译与移植 |
| §2.1.2 Kernel编译与移植 |
| §2.1.3 根文件系统制作 |
| §2.2 海思媒体处理平台HiMPP开发基础 |
| §2.2.1 视频输入VI与视频输出VO |
| §2.2.2 海思视频缓存池 |
| §2.3 OpenCL开发理论基础 |
| §2.3.1 OpenCL平台模型 |
| §2.3.2 OpenCL执行模型 |
| §2.3.3 OpenCL存储模型 |
| §2.4 本章小结 |
| 第三章 全景成像系统硬件设计 |
| §3.1 硬件总体结构设计 |
| §3.2 最小系统模块 |
| §3.3 电源模块设计 |
| §3.4 摄像头模块设计 |
| §3.5 通信模块设计 |
| §3.5.1 以太网接口 |
| §3.5.2 异步串口 |
| §3.6 显示与存储模块设计 |
| §3.6.1 HDMI接口 |
| §3.6.2 SD卡接口 |
| §3.7 PCB设计 |
| §3.8 本章小结 |
| 第四章 全景成像前端视频拼接软件设计 |
| §4.1 软件总体结构设计 |
| §4.2 视频数据采集 |
| §4.3 视频拼接策略 |
| §4.3.1 基于查找表拼接法 |
| §4.3.2 基于流水线拼接法 |
| §4.4 视频实时拼接 |
| §4.4.1 视频拼接主机端程序设计 |
| §4.4.2 视频拼接设备端程序设计 |
| §4.5 视频显示 |
| §4.6 系统测试与分析 |
| §4.7 本章小结 |
| 第五章 总结与展望 |
| §5.1 工作总结 |
| §5.2 研究展望 |
| 参考文献 |
| 致谢 |
| 作者攻读硕士学位期间取得的研究成果 |
| 附录 |
（9）嵌入式多通道高速信号采集处理系统研究（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第1章 绪论 |
| 1.1 课题背景及研究意义 |
| 1.2 信号采集系统研究现状 |
| 1.3 本论文主要研究内容及章节安排 |
| 1.3.1 本论文主要研究内容 |
| 1.3.2 本论文章节安排 |
| 第2章 高速信号采集与处理相关技术研究 |
| 2.1 高速模数转换技术 |
| 2.1.1 模数转换器概述 |
| 2.1.2 流水线型ADC |
| 2.2 FPGA技术 |
| 2.2.1 FPGA发展概述 |
| 2.2.2 FPGA基本结构及特点 |
| 2.2.3 FPGA设计流程及开发工具 |
| 2.3 FPGA同步时序处理技术 |
| 2.3.1 FPGA时序分析基本概念 |
| 2.3.2 FPGA同步设计的重要性 |
| 2.3.3 信号跨时钟域同步方式研究 |
| 2.4 累加平均滤波算法研究 |
| 2.4.1 算法原理分析 |
| 2.4.2 降噪分析 |
| 2.5 本章小结 |
| 第3章 系统硬件设计方案 |
| 3.1 系统整体架构 |
| 3.1.1 系统整体架构分析 |
| 3.1.2 预期性能指标 |
| 3.2 FPGA间的数据通信方案设计 |
| 3.2.1 SPI串行外设接口 |
| 3.2.2 SPI多从机方案选择 |
| 3.3 采集控制单元FPGA设计方案 |
| 3.3.1 设计方案分析 |
| 3.3.2 ADC控制模块设计 |
| 3.3.3 多路模拟电子开关控制模块计实现 |
| 3.3.4 累加平均滤波算法设计实现 |
| 3.3.5 SPI从机通信模块设计实现 |
| 3.3.6 IP核配置 |
| 3.4 传输控制单元设计方案 |
| 3.4.1 方案分析 |
| 3.4.2 SPI主机通信模块设计实现 |
| 3.4.3 AXI片内高速总线应用设计实现 |
| 3.5 本章小结 |
| 第4章 系统软件设计方案 |
| 4.1 软件总体设计方案 |
| 4.2 Socket网络通信技术 |
| 4.2.1 Socket基本概念 |
| 4.2.2 Socket数据传输方式 |
| 4.2.3 Socket通信过程 |
| 4.3 系统软件设计实现 |
| 4.3.1 网络Socket客户端设计 |
| 4.3.2 基于QT上位机设计实现 |
| 4.4 本章小结 |
| 第5章 系统验证与测试 |
| 5.1 系统硬件单元仿真及调试 |
| 5.1.1 多路模拟电子开关功能仿真验证 |
| 5.1.2 累加平均滤波算法仿真验证 |
| 5.1.3 采集控制单元在线调试 |
| 5.1.4 传输控制单元在线调试 |
| 5.2 系统软硬件综合测试 |
| 5.2.1 测试环境搭建 |
| 5.2.2 测试过程 |
| 5.2.3 系统指标分析 |
| 5.3 本章小结 |
| 第6章 总结与展望 |
| 6.1 工作总结 |
| 6.2 工作展望 |
| 参考文献 |
| 致谢 |
| 在学期间主要科研成果 |
| 一、发表学术论文 |
| 二、其它科研成果 |
四、基于内存映射文件的数据交换技术及其在测控软件中的应用（论文参考文献）
- [1]基于内存共享的多道分析器与应用软件数据交换的设计[J]. 宋青锋,赵龙,于海明,张伟. 电子技术与软件工程, 2021(16)
- [2]基于VxWorks自动测控系统软件设计与实现[D]. 梅舒玉. 哈尔滨工程大学, 2021
- [3]高分辨成像声呐DSP与显控端软件实现技术研究[D]. 郭嘉城. 哈尔滨工程大学, 2021
- [4]基于ZYNQ的White Rabbit时间同步技术研究与设计[D]. 张磊. 桂林电子科技大学, 2021
- [5]基于PCIe的SpaceFibre测试系统的研究与实现[D]. 高伟. 中国科学院大学(中国科学院国家空间科学中心), 2021(01)
- [6]CAFe机器保护系统关键技术研究[D]. 程艺. 中国科学院大学(中国科学院近代物理研究所), 2021(01)
- [7]工业自动化控制系统运动控制内核的设计与实现[D]. 王常辉. 中国科学院大学(中国科学院沈阳计算技术研究所), 2021(08)
- [8]基于海思芯片的多镜头全景成像系统设计与前端视频拼接[D]. 王新杰. 桂林电子科技大学, 2021
- [9]嵌入式多通道高速信号采集处理系统研究[D]. 潘冬阳. 齐鲁工业大学, 2021(11)
- [10]煤矿云平台监控系统应用研究[D]. 朱顺. 中国矿业大学, 2021
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